Provecta fasciculus unus est elucidae technologicae de era More quam Moore.Cum astulae magis difficiles et sumptuosae fiunt ad minuendum in singulis nodi processibus, fabrum multarum astularum in sarcinas provectas mittunt ita ut non amplius luctandum sit eas recusare.Hic articulus praebet brevem introductionem ad 10 notissimorum vocabulorum communium in technologia provectarum fasciculorum adhibitorum.
2.5D packages
Involucrum 2.5D progressio est technologiae 2D traditionalis IC packaging, permittens ad subtiliorem lineam et spatium utilisatio.In involucro 2.5D nudae moriuntur reclinant vel ponunt iuxta stratum interpositi cum via vias pii (TSVs).Basis, vel stratum interpositum, nexum praebet inter xxxiii.
2.5D involucrum typice usus est ad summum finem ASICs, FPGAs, GPUs et cubes memoriae.MMVIII vidit Xilinx magnas suas FPGAs dividere in quattuor minores astulas cum superiori cedente et has coniunge cum strato interposito Pii.2.5D fasciculi sic nati sunt et postea late usi sunt ad altam latitudinem memoriae (HBM) processus integrationis.
Tabula 2.5D sarcina
3D packaging
In fasciculo 3D IC, logica alea reclinata sunt vel mori reposita, necessitatem magnae aedificandi System-on-Chips removendo (SoCs).Alea inter se connectuntur per iacum activum interpositum, dum 2.5D IC fasciculi utantur labefecit conductivos vel TSVs ad ACERVUS componentes in strato interposito, 3D IC fasciculi multiplices laganarum laganarum stratas connectunt ut TSVs utentes.
TSV technologia clavis est qua technologiam in utroque 2.5D et 3D IC fasciculis conficit, et industria semiconductoris HBM technicae artis usus est ad DRAM xxxiii in 3D IC fasciculis producendis.
Transversio-sectionalis intuitu fasciculi 3D ostendit verticalem connexionem inter astulas silicones per metallicas cupri TSVs effici.
Chiplet
Chiplets alia forma 3D IC fasciculorum quae dat integrationem heterogeneam CMOS et CMOS non-compositorum.Id est, minores SoCs, etiam chippis appellatae, quam magnae SoCs in sarcina.
Disruptio magna SoC in minora, chippis minora praebet superiora cedit et minora gratuita quam nudis moriuntur.chiplets permittit designatores amplis IP uti sine ratione considerare qua nodi processu utantur et quibus technologia utatur ad fabricandum.Amplis materiis uti possunt, incluso Pii, vitreis et laminatibus, ut chip fabricarent.
Chiplet-fundatur systemata ex pluribus Chiplets in medio strato
Fan Out Packages
In fasciculo Fan Out, "connexio" ventilatur superficiei chip ut magis externum I/O provideat.Utitur epoxy materia fingens (EMC) quae in mori plene infixa est, necessitatem processuum eliminat ut laganum bumping, fluxum, flip-chip ascendentem, purgantem, fundum spargentem et sanantem.Nullo igitur intermedio strato vel facto requiritur multo facilior integratio heterogenea.
Fan-e technology technologiam minoris sarcinae cum pluribus I/O quam aliis generibus sarcinarum praebet, et anno MMXVI stella technica erat cum Apple TSMC technologiae packaging uti potuit ad 16nm applicationis processus ac mobilem DRAM in unam sarcinam pro iPhone integrandam. 7.
Fan-e packaging
Fan-Out Wafer Level Packaging (FOWLP)
FOWLP technica ars emendatio est in lagano-gradu packaging (WLP) quae nexus magis externas pro astularum siliconibus praebet.Chipum in materia epoxy implicans involvit et deinde altam densitatem redistributionis stratum laganum (RDL) in superficie laganum componens et globulos solidores laganum restitutum formando.
FOWLP magnum numerum nexuum praebet inter sarcinam et tabulam applicationis, et quia subiectum maior est quam mori, picis mori remissior actu est.
Exemplum de FOWLP sarcina
Integratio heterogenea
Integratio diversorum partium separatim in altioribus ordinibus factorum augere potest functionem et notas operativas augere, ideo artifices semiconductores componentes functiones cum diversis processibus in unum conventum influere possunt.
Integratio heterogenea similis systematis in- sarcinae est (SiP), sed pro pluribus nudis in uno subiecto moritur, multiplices IPs componit in forma Chiplets in uno subiecto.Idea fundamentalis integrationis heterogeneae est multiplices partes cum diversis functionibus in eadem sarcina coniungere.
Quidam technica aedificium cuneos in heterogeneis integrationibus
HBM
HBM est acervus repositionis normae technologiae quae altas vias praebet band latitudo pro notitia intra acervum et inter elementa et memoriam et logicam.HBM fasciculi ACERVUS memoria intereunt et coniungunt eas per TSV ut plus I/O et bandam efficiant.
HBM signum est JEDEC quod verticaliter plures ordines DRAM componentium intra sarcinam integrat, cum processoribus applicationis, GPUs et SoCs.HBM principaliter inducitur ut 2.5D sarcina pro servientibus summus finis et astularum networking.Nunc dimittis HBM2 facultatem et horologium rate limitationes primae dimissionis HBM alloquitur.
HBM packages
Medium Stratum
Iaculum interpositum est aquaeductus per quem signa electrica e multi- chip nudo mori vel tabula in sarcina transeunt.Interfacies electrica est inter bases vel connexiones, permittens signa longius propagari et etiam aliis basibus in tabula conexis.
Iacum interpositum fieri potest ex materiis siliconibus et organicis et agit ut pons inter multi morientes et tabulam.Pii interpositi strati sunt probatae technologiae cum pice summa I/O densitatis et TSV facultatibus formationis et partes clavis agunt in 2.5D et 3D IC chip packaging.
Typical exsecutio systematis strato intermedio partito
Discrimen iacuit
Iacuit discrimen aliquod, nexus vel alignmenta aenea quae nexus electricas inter varias sarcinae partes efficiunt.Iacuit materia dielectricae metallicae vel polymericae quae in sarcina nudo mori potest reclinare, ita reducendo I/O spatia magnarum astularum.Strati partitionis pars integralis factae sunt solutionum 2.5D et 3D sarcinarum, sino astulas in eis communicare cum stratis mediis utentibus.
Integrated packages using partitionem layers
TSV
TSV clavis est exsecutionis technicae artis pro 2.5D et 3D solutiones packaging et laganum aeneum repletum, quod verticali interiungo per laganum silicum mori praebet.Percurrit totum mori ut nexum electricum praebeat, iter brevissimum ab uno latere mori ad alterum formans.
Per foramina seu vias ad arctissimam quandam a parte anterioris lagani partem, quae tunc insulatur et impletur, deponendo materiam conductivam (plerumque cuprum).Semel ficto chip, ab posteriore parte lagani extenuat ut vias patefaciat et metallum in latere posteriore laganum depositum ad TSV connexum perficiat.
Post tempus: Iul-07-2023